北京大学与中国科学院上海微系统与信息技术研究所的研究人员合作开发了一款基于相变忆阻器的神经动力学系统芯片。这项发表在《科学》杂志上、题为《基于相变忆阻器的亚10毫秒神经动力学系统》的研究，提出了一种将器件物理学与神经动力学算法相结合的可控存内计算方法。该原型芯片将延迟降低至
来自北京大学和中国科学院上海微系统与信息技术研究所的研究人员成功研制出一款基于相变忆阻器的神经动力学系统芯片。
这项发表于《科学》期刊、题为**"基于相变忆阻器的亚10毫秒神经动力学系统"**的研究成果，提出了一种将器件物理特性与神经动力学算法相结合的可控存内计算方案。
该原型系统将单次神经动力学系统迭代的延迟降低至2.12毫秒。在已公布的实验中，相比现有专用加速器，该系统在显著提升速度与能效比的同时，还实现了高保真皮层表面重建和三维流形网格生成。
神经动力学系统融合了神经网络的表达力与微分方程的连续演化机制。
这使得该类系统适用于需要模型表征物理系统随时间变化过程的任务，包括：
然而，这类系统的计算需求极为苛刻。求解神经动力学模型通常需要反复进行数值积分、误差估计和自适应步长搜索。每次迭代可能涉及多次神经网络评估，以及中间数据在存储器与处理单元之间的频繁搬运。
在传统冯·诺依曼架构中，存储与计算物理分离。数据在整个计算过程中需在内存、缓存和算术单元间往复传输。这种数据搬运本身消耗时间与能量，有时甚至超过数学运算本身的代价。
近半个世纪以来，核心难题始终难以突破：神经动力学系统如何在保持精确连续建模的同时，实现满足实时应用的低延迟运行？
研究团队利用相变存储器件的两种可编程特性解决了上述难题：
研究人员并未将这些物理效应仅视为需要校正的缺陷，而是将其直接映射为有用的计算操作。
其中，电导漂移被用于实现原位自适应积分步长搜索。
多层级电导状态被用于存储阵列内部的乘累加运算。
这创建了一个可控的存内计算系统，其中神经动力学算法的重要组成部分通过器件自身的物理行为来执行。
[图片描述]
数值求解器并不总是使用相同的时间步长。
当建模系统变化缓慢时，较大的步长可能已足够精确，并能减少计算量。当系统快速变化时，则需要较小的步长来控制误差。
传统硬件通过数字逻辑反复计算、比较并调整该步长。而新系统则将有效积分步长编码为相变器件的电导状态，并在搜索过程中利用其受控的物理演变。
结果不仅仅是存储器更靠近处理器，而是存储器件直接参与了算法的执行。
嵌入式神经网络仍需存储权重并执行矩阵运算。
研究团队使用精确编程的多层级电导状态，在密集的相变存储阵列中表示这些权重。矩阵向量乘法可直接在阵列中执行，无需反复将数值加载到独立的数字乘法器和加法器中。
在同一个物理系统中结合自适应步长搜索和神经网络推理，可减少：
这种器件-算法-架构协同设计，是该芯片能在保持建模精度的同时降低延迟的主要原因。
该神经动力学系统芯片采用 40 nm工艺 制造。
存内计算与步长漂移阵列的总面积仅为 0.28 mm²。设计还包括编程脉冲生成器、模数转换器、驱动器及其他外围逻辑等支持电路。
芯片运行于 50 MHz。单次积分步采用九级流水线，实测迭代延迟达到 2.12 ms。
[图片描述]
| 规格 | 报告值 |
|---|---|
| 制造工艺 |
工艺 | 40纳米CMOS |
| 组合ENN-CIM和步长漂移阵列面积 | 0.28 mm² |
| 相变存储器阵列 | 147K 1T1R单元 |
| 工作频率 | 50 MHz |
| 集成流水线 | 9级 |
| 单次迭代延迟 | 2.12 ms |
| SET/RESET耐久性 | 10¹⁰次 |
| 报道良率 | 99.9999%以上 |
该论文将该系统描述为亚10毫秒神经动力学平台，而报告中测量的单次迭代结果为2.12毫秒。
研究团队将该系统与先进的专用神经动力学系统硬件以及NVIDIA A100 GPU在高保真建模任务中进行了对比。
针对同一类神经动力学计算，该芯片据称实现了：
| 对比项 | 报道结果 |
|---|---|
| 速度 vs. 专用神经动力学系统ASIC | 快3.82倍–36.27倍 |
| 功耗 vs. 专用神经动力学系统ASIC | 低11.75倍–24.73倍 |
| 速度 vs. NVIDIA A100（皮层建模） | 快50.38倍–478.18倍 |
这些数据针对特定任务和系统。不应将其解读为该原型在通用AI工作负载中普遍快于A100的声明。
该加速器专为特定神经动力学计算模式设计。其优势源于将计算任务紧密映射到相变器件的特性，并消除了通用数字硬件所需的大量数据移动。
研究团队使用该芯片重建白质和灰质皮层表面，并生成三维流形网格。
该系统从一个封闭的零亏格模板开始，通过神经动力学过程演化至目标大脑结构。积分路径必须保持平滑，同时保持表面的拓扑不变性。
（此处为图片，描述见上文）
报道结果显示，生成的皮层表面具备以下特性：
重建结果在以下几何评估指标上表现良好：
这些指标衡量重建表面与参考结构的匹配程度，包括平均偏差和较极端的边界误差。
大脑表面模型并非仅仅因为在外观上看起来像大脑就有实用价值。
它还需要具备有效的几何结构。
自交、空洞和非流形区域可能导致下游分析不可靠，从而影响解剖测量、导航、模拟以及跨时间或跨患者的比较分析。
神经动力学方法通过持续将有效模板形变至目标形态，在良好控制演化过程的前提下，既能保留原始表面的拓扑结构，又能适应复杂的解剖结构。
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未来的脑机接口需要实现的功能远不止信号识别与指令触发。
先进系统可能需要具备以下能力：
这一过程对延迟高度敏感。需要长时离线处理的脑状态模型无法实现真正的交互响应。
毫秒级神经动力学计算可支持更个性化且持续更新的神经状态表征，有望推动脑机接口从基础信号分类迈向实时建模与自适应交互。
当前成果属于研究原型，并非可直接植入的BCI处理器。后续需在系统集成、鲁棒性、医学验证、封装工艺、数据采集及监管审批等环节开展进一步研发。
该研究同时揭示了在医学影像与计算神经科学领域的应用前景。
未来可能的发展方向包括：
对于阿尔茨海默病、帕金森病等病症，脑结构与功能的细微变化可能具有临床意义。更快速的建模技术能让研究人员或临床医生以更交互的方式分析这些变化。
但该芯片本身不具备疾病诊断功能。任何临床应用都需要经过验证的医学模型、代表性数据集、前瞻性研究、系统级安全测试及相应监管审查。
同期发表于《科学》期刊的观察文章指出，这项研究代表了向基于器件物理特性进行计算的范式转变。
传统数字设计通常致力于抑制模拟行为、参数变异及器件漂移。该项目另辟蹊径，通过识别可表征目标算法组件的物理器件特性，构建围绕这些特性的计算系统。
这种思路在后摩尔时代尤具价值——单纯依赖晶体管微缩已难以持续提升成本、能耗与性能的优势。
新型系统不再仅依靠更小晶体管，而是越来越多地融合：
非易失性存储器
相变忆阻器芯片正是这一更广泛研究方向的一个实例。
该项目由北京大学杨玉超教授、中国科学院上海微系统与信息技术研究所宋志棠研究员等团队共同领导。
《科学》杂志论文注明雷凯为第一作者。官方报告还列出了陶耀宇、谢晨晨、闫龙浩、朱奕欣等参与研究的合作者。
该工作得到以下项目与机构的支持：
该论文发表于《科学》杂志第393卷第6806期第105-112页，DOI：10.1126/science.aee6277。
研究成果意义重大，但需明确若干边界限制。
该芯片针对神经动力学系统任务进行优化，不应将其与GPU视为可相互替代的通用处理器。
论文展示了经制造与实验验证的系统，但量产规模、长期现场可靠性、封装成本、软件工具链及生产部署仍是独立的工程挑战。
脑部重建虽具示范意义，但临床诊断或干预需更大量医学证据支撑。
相变器件存在变异、漂移、非线性及环境敏感性。本研究的意义在于控制并利用其中部分特性，而非证明所有模拟硬件难题已解决。
神经动力学系统将神经网络与连续时间微分方程相结合，可模拟物理或生物状态的演化过程，而非仅输出静态预测。
相变忆阻器件通过可控材料状态存储信息，产生不同电导水平。其电导可编程、保持并直接用于存内计算。
指存储器件在保存数据的同时执行有效计算。该芯片中，可控电导漂移支持自适应步长搜索，多级电导支持神经网络乘加运算。
已报道的原型系统完成一次神经动力学迭代需2.12毫秒，论文将完整平台描述为亚10毫秒系统。
比NVIDIA A100更快？
在研究人员测试的皮层表面重建任务中，该系统据报道快了50.38倍到478.18倍。这是一个特定工作负载的比较，并不意味着通用人工智能性能更强。
神经动态芯片采用40纳米CMOS工艺制造。其内存计算和步长漂移阵列的总面积为0.28平方毫米。
目前还不能作为成品临床产品使用。这项研究为未来实时脑状态建模提供了可能的硬件基础，但实际的脑机接口应用需要进一步的系统集成、验证和监管工作。
该论文发表在《科学》杂志上，题为“基于相变忆阻器的亚10毫秒神经动态系统”。其DOI是 10.1126/science.aee6277。
北京大学和中国科学院的研究人员构建了一个神经动态
采用相变忆阻器的系统芯片，实现了可控存内计算。该器件将电导漂移映射为自适应积分步长搜索，并将多级电导用于神经网络计算。
这款40纳米工艺的样片每次迭代仅需2.12毫秒，在速度和功耗上较现有专用加速器具备显著优势。在皮层表面重建任务中，其生成的平滑、闭合且拓扑一致的脑模型延迟远低于测试的GPU方案。
该芯片目前仍是专用研究原型，其在医疗与脑机接口领域的应用仍属前瞻探索。但这项研究证明：新型存储物理特性可被用作主动计算资源，而非仅作为存储机制。
核心突破并非单纯打造更快的芯片——而是通过器件与算法的协同设计，将相变存储行为转化为神经动态计算本身的组成部分。
